台积电2nm更多细节曝光，同电压下可将功耗降低24%~35%或将性能提高15%

台积电于近期IEEE国际电子设备会议（IEDM）上公布了其N2（2nm级）工艺的更多细节。这项先进制程有望在相同电压下降低24%~35%的功耗，或提升15%的性能，晶体管密度较上一代3nm工艺提升1.15倍。这些显著优势主要归功于台积电全新的全栅极（GAA）纳米片晶体管和N2 NanoFlex设计技术，以及IEDM会议上介绍的其他多项改进。

纳米片晶体管允许设计者灵活调整通道宽度，以平衡性能和功耗。N2工艺还引入了N2 NanoFlex DTCO技术，使设计者能够开发面积更小、功耗更低的短单元，或性能更优的高单元。该技术还包含六个电压阈值水平（6-Vt），电压范围跨度为200mV，这得益于台积电第三代偶极子集成技术，集成了n型和p型偶极子。

N2工艺在工艺和设备层面上的创新，旨在通过改进薄片厚度、结、掺杂剂活化和应力工程来提升晶体管驱动电流，并降低有效电容（Ceff），从而实现卓越的能效。这些改进分别使n型和p型纳米片晶体管的I/CV速度提升了约70%和110%。

与FinFET相比，N2纳米片晶体管在0.5V~0.6V的低电源电压范围内，每瓦性能显著提升。工艺和设备优化可将时钟速度提升约20%，并在0.5V工作电压下将待机功耗降低约75%。此外，集成N2 NanoFlex和多阈值电压（多Vt）选项，为高逻辑密度节能处理器提供了更灵活的设计空间。

晶体管架构和DTCO技术的优势直接影响SRAM的可扩展性，而这在近年来的尖端节点下一直是挑战。借助N2，台积电实现了约38Mb/mm²的创纪录2nm SRAM密度，并同时降低了功耗。由于GAA纳米片晶体管具有更严格的阈值电压变化（Vt-sigma），与基于FinFET的设计相比，N2将高电流（HC）宏的最低工作电压（Vmin）降低了约20mV，将高密度（HD）宏的最低工作电压降低了30~35mV。这些改进使SRAM读写功能能够在低至约0.4V的电压下保持稳定的良率和可靠性。

除了新型晶体管外，N2还采用了全新的中段（MoL）、后端（BEOL）和远BEOL布线技术，将电阻降低了20%，并提高了性能效率。N2的MoL现在使用无障碍钨布线，可将垂直栅极接触（VG）电阻降低55%，并将环形振荡器的频率提升约6.2%。此外，首个金属层（M1）现在只需一次EUV曝光和一次蚀刻步骤（1P1E）即可完成，从而降低了复杂性、减少了掩模数量并提高了整体工艺效率。台积电表示，对M1使用EUV 1P1E可将标准单元电容降低近10%，并节省多个EUV掩模。此外，N2可将金属（My）和通孔（Vy）电阻降低10%。

针对高性能计算（HPC）应用，N2还增加了超高性能MiM（SHP-MiM）电容器，其电容约为200fF/mm²，通过减少瞬态电压下降来帮助实现更高的最大工作频率（Fmax）。

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